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[求助] 请教关于clock tree为啥不能插入delay cell

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发表于 2011-6-16 10:47:57 | 显示全部楼层 |阅读模式

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请教各位大侠:是否可以在clock tree 上 插入delay cell?
如果不可以,为什么?
发表于 2011-6-16 11:19:55 | 显示全部楼层
我见过的delay cell 的 rise transition time 和 fall transition time偏差较大。做CTS时skew不好控制,所以不用。
 楼主| 发表于 2011-6-16 23:25:22 | 显示全部楼层
也有这样的说法:delay受工艺的影响比较大,会比较不好控制。
不知道对不对?
发表于 2011-6-17 11:19:44 | 显示全部楼层
发表于 2011-6-17 11:19:56 | 显示全部楼层
delay cell  不能用在时钟树上大概有以下的原因:
   1> 像2楼说的一样,rising和falling差的太远,所以clock的duty不好。对于有ddr接口的时钟,或者上沿下沿都要用的时钟,是非常不好的。
   2> 像3楼说的一样,表现为工艺上的影响比较大。但是并不是真的由于工艺的问题,主要是由于delay cell对于transition的容忍度很差,可以去看看delay cell的二维查找表就会发现,随着transitIon和output load的变化,整个delay的变化是很剧烈的。 所以如果用了delay cell,那么max和Min下,我们会发现很多路径setup和hold(同一条路径),算上ocv的话,很难收敛。因为clock path上的变化居然会很大。(所以我们会在做clock tree时候,禁用delay  cell)
        说道这里,有一句题外话,为什么会有clk buff和clk inv。因为我们需要的clock tree 网络的结果应该是这样的,高驱动,对transiton容忍度高。这样的好处是,不管你ocv以及transiton如何变化,只要范围比较小,那么我们会发现整个clock tree上的delay是差不太多的。这可以算是一个稳定的时钟树结构,所以我们可以观察一下clock buffer和clock inv的二维查找表,会发现,他是符合这些特征的。
发表于 2011-6-17 15:15:39 | 显示全部楼层
5楼的总结非常精彩!
 楼主| 发表于 2011-6-17 20:37:22 | 显示全部楼层
感谢回复!多谢大家!
发表于 2011-8-24 00:17:11 | 显示全部楼层
請教大大:
若對於 data path, 在解 hold time 時,
能否用 delay cell 來取代 buffer?
若插入 delay cell, 應該也會受 process 飄移的影響, 造成 tape-out 後,
發生 timing violation 而導致 function fail...不知道小弟的理解是否錯誤...
感謝大大的指導...
发表于 2011-8-31 20:10:55 | 显示全部楼层
5楼正解
发表于 2011-8-31 21:25:17 | 显示全部楼层
5楼
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