一个verilog关于时钟的面试题

挂在天边的鱼 · 发表于 2015-8-15 16:43:25

没那么复杂还需要考虑TCO这些，就是个计数分频就可以了。计数器收到干扰之后本来就会自恢复啊，哪那么多事，搞得好像很高深，这个考官也是醉了

glace12123 · 发表于 2015-8-16 22:47:14

你问，考官同学，你这么用过吗？有什么意义？

越远 · 发表于 2015-8-17 12:32:21

学习！

ever4ever · 发表于 2016-4-8 16:13:59

回复 15# night_cool

这个回答很赞！

杰克淡定 · 发表于 2016-4-12 16:35:58

这个考官很无语，懂不懂设计哦。
做一个分频计数器就行了，至于什么skew啥的，根本不是RTL设计能保证的，那是约束同步后端实现的事情。

[原创] 一个verilog关于时钟的面试题