再次遇到奇怪的问题：FPGA板子上的晶振振幅下降，导致fpga不工作。

qd0090 · 发表于 2011-6-10 22:00:29

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再次遇到奇怪的问题：FPGA板子上的晶振振幅下降，导致fpga不工作。

板子是好用的，我用其他的程序都没有问题，但是某个程序导致4Vp-p的晶振变到1Vp-p

用的是xilinx的spartan 3 A，我将程序中的chipscope去掉后，时钟恢复正常，再加上chipscope，时钟再次降到1V。

将带上chipscope的程序稍稍做改动（将外部的信号对clk进行了同步），时钟恢复正常。（个人认为这个和时钟的失效没有关系）

用的是ise 13.1 ，之前用ise 11.1的时候也出现个这个问题，当时也没有找到原因，只是将设计中的vhd文件全部考出，重新搭建了设计。

请问有人遇到同样的问题了么？，如何解决的？

njithjw · 发表于 2011-6-10 22:23:54

是不是晶振驱动的器件太多了。
晶振的驱动能力不是很强，最好可以加一个时钟驱动器

hxupup · 发表于 2011-6-11 09:42:17

可能是你的程序哪有问题导致晶振驱动的东西太多了

qd0090 · 发表于 2011-6-13 09:50:41

我的clk进入fpga后直接接的是DCM，没有接别的东西。

110500623 · 发表于 2011-6-13 11:57:57

测试晶振的输出幅度是在哪端测试的，是晶振的输出管脚还是FPGA的输入管脚，如果是FPGA的输入管脚测试的话，有可能程序太大，电流较大，晶振输出到FPGA管脚之间的损耗太大。

a3213211353 · 发表于 2011-6-13 12:13:29

测试一下晶振的管脚是否正常，FPGA内部时钟树管理器应该是不太可能出现问题的

qd0090 · 发表于 2011-6-13 14:01:41

本帖最后由 qd0090 于 2011-6-13 14:02 编辑

是这样的，我的硬件跑过很多程序，是没有问题的。
我将工程文件发出来吧，麻烦各位帮我看看。

附件中我将工程文件打包，这个工程很简单，就是对UART串口程序的调试，其功能是当上位机用串口发送一个16进制的数“M”时，FPGA会返回“M+1”、“M+2”。。。直到“M+i”=A0为止。
附件中还用一个vhd文件，当用此文件替代工程中的同名文件时，晶振的振幅回复正常。（附图中是调试结果）
非常感谢！

falloutmx · 发表于 2011-6-13 14:29:51

可以把你的所有文件都封在一个vhd里，综合后生成没有问题的ngc，然后用这个ngc与chipscope放一起再综合。看看这样会不会出问题

qd0090 · 发表于 2011-6-14 10:13:11

问题解决了，问了xilinx的工程师，哈哈，收益良多，感谢朱工！

问题是我将chipscope的clk设置成为dcm的输出，这是不对的，应该接到时钟树上。

dcm的输出通过BUFG接入时钟树。

虽然我还是不太明白为何会影响晶振振幅，但是将这个问题修正以后，确实板子工作正常了。

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