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楼主: greenhope

[求助] verilog里面的RAM的初始化问题

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发表于 2011-5-24 18:51:21 | 显示全部楼层
/* synthesis translate_off */
initial begin: RAM_INIT
    integer    i;
    for (i=0; i<NUM_WORDS; i=i+1) begin
        ram_mem[i] = {DATA_WIDTH{1'b0}};
    end
end
/* synthesis translate_on */
发表于 2011-5-24 18:53:31 | 显示全部楼层
NUM_WORDS表示RAM深度,DATA_WIDTH表示数据宽度
发表于 2011-5-24 19:33:12 | 显示全部楼层
准备一个初始化文件,
用readmemh/readmemb就可以了,
发表于 2011-6-18 10:44:31 | 显示全部楼层
我也一头雾水,学习中
发表于 2011-6-18 16:02:50 | 显示全部楼层
做个工具生成VERILOG初始化代码,仿真时候可以用。用SYNPLIFY PRO 也可以直接用
发表于 2011-6-18 19:26:48 | 显示全部楼层
总结一下
1.ISE/Quastus II 都会有这样的功能,通过使用某个特殊格式的文件。能够对Memory赋值 用于仿真
2.通过initial在语句,使用readmemh读某个文件给memory赋值
发表于 2011-6-19 11:02:50 | 显示全部楼层
文件初始化可以哈
发表于 2011-6-19 23:14:48 | 显示全部楼层
怎么不用coe文件初始化?
发表于 2011-6-20 15:31:41 | 显示全部楼层
既然是用寄存器搭建存储器的话,应该加上复位端口吧。
发表于 2011-11-15 09:18:33 | 显示全部楼层
还是觉得*.coe文件比较好用~不过个人有个人的习惯
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