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[资料] 延迟锁相环DLL设计介绍(内含参考电路)

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发表于 2011-4-3 17:44:39 | 显示全部楼层 |阅读模式

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延迟锁相环(DLL)能够减少芯片时钟缓冲延时与改进I/O时序空余,所以广泛应用于微处理器、存储器与通行IC设计中。同时DLL还可以用于生成多时钟信号用于内建自测试电路中。DLL主要的功能是在电压控制延迟线(VCDL)的最后一级输出的输出时钟与输入时钟进行时钟相位对齐。当相位对齐后,VCDL中的内部延迟级能够提供不同相位的时钟信号,提供相位位移的功能。然而,时钟上升斜率与数字电路的集成度使DLL相位对齐难度增加。比如,电源电压稳定性与数字电路在开关过程中产生的衬底噪声都会影响DLL的正常工作,导致输出时钟产生抖动。因此在DLL设计中,需要从宽锁相幅度、低抖动与锁相速度上进行权衡设计。。。。

DLL设计介绍.pdf

323.01 KB, 下载次数: 3044 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-4-3 20:31:23 | 显示全部楼层
DLLxuxuexi
发表于 2011-4-3 20:34:21 | 显示全部楼层
呵呵,谢谢楼主
发表于 2011-4-3 23:03:35 | 显示全部楼层
good information !!!
发表于 2011-4-4 09:13:11 | 显示全部楼层
有人发过,请确认
发表于 2011-4-6 23:06:00 | 显示全部楼层
十分感谢楼主
发表于 2011-4-8 17:55:14 | 显示全部楼层
谢谢分享
发表于 2011-4-8 18:08:48 | 显示全部楼层
回复 1# icbbs


    好东西 下来看看了 谢谢
发表于 2011-4-9 21:57:27 | 显示全部楼层
正好需要啊。。。。
发表于 2011-5-3 20:00:56 | 显示全部楼层
下来看看
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