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楼主: xixizhihua

[原创] 太BUG了,前端设计者,带队搞后端布局,时序收敛得超快~~

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发表于 2011-3-27 00:38:24 | 显示全部楼层
后端的悲剧生活是由前端造成的.
发表于 2011-3-27 09:19:46 | 显示全部楼层
看来前端后端都得学啊,光会一方面还是不行的啊
发表于 2011-3-27 21:04:22 | 显示全部楼层
本帖最后由 rvisk 于 2011-3-27 21:07 编辑

回复 11# paulszicc


    要是本来打算在一个wafer上能划个2000个,但由于成本压力,要求划到2500个。不管是前端后端都要协同考虑。在前端搞不定了,后端就要努力。后端再搞不定,前端还得优化,为了成本,本来就是要迭代。特别是消费电子。多划一个,成本少一分。
    不存在什么net做得好不好的在于公司能力问题,但作为个人不能仅站后端角度考虑问题。多站站老板角度考虑问题。
发表于 2011-3-28 10:22:12 | 显示全部楼层
呵呵,我告诉你,从2000个到2500个,基本上和前端没有关系,他没有能力从2000变到2500个,除非他的仕样翻天覆地的变化,那更说明他的设计好烂,取得数的取得,基本上是后端的功劳,这也是为什么后端工程师重要的一个原因,无论是core neck or pad neck,一个好的design是由后端完成的,前端只要保证它的net质量就为止了,那么取得数的提高是由后端fp工程师实现的,与跑p&R的关系也不大,小的design是一个人完成fp->GDS 。没有一个牛x的fp工程师,其他人再牛也没有办法提高取得数。fp不仅仅是画画而已。
发表于 2011-3-28 11:11:17 | 显示全部楼层
我就遇到过很烂的net,前端根本不懂后端,连好多约束都是我给加。无语的折腾了两个月才差不多完!
发表于 2011-3-28 12:17:29 | 显示全部楼层
发表于 2011-3-28 20:25:12 | 显示全部楼层
尽量使chip size缩小,提高取得数,是后端职业道德问题。只为了自己轻松,而不去n次迭代去使chip size尽量小,是一个不道德的后端,不职业的,是自己主动的而不是老板要求一次就做一次
发表于 2011-3-29 20:42:01 | 显示全部楼层
感觉FP对后面的P&R影响确实很大,如何摆放模拟模块以及满足模拟的一些要求,是在fp的时候就需要考虑到的
发表于 2011-3-29 21:43:23 | 显示全部楼层
今天受教了  谢谢大家
发表于 2011-3-29 21:55:33 | 显示全部楼层


呵呵,我告诉你,从2000个到2500个,基本上和前端没有关系,他没有能力从2000变到2500个,除非他的仕样翻天 ...
paulszicc 发表于 2011-3-28 10:22




    也可以告诉你,对这方面影响最大的是顶层算法设计的,算法设计的好,可以降低处理复杂度,直接可以大幅降低电路复杂度!再次者是电路结构设计的,也就是做算法到电路实现的,要知道同样功能的电路结构多了去了,就看你的电路设计水平了。什么前端后端,都是些流程的东西,再怎么做能做过全定制呀?
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