《VHDL数字系统设计与高层次综合》 源程序编译出错，请指教（有源码）

iolinux

《Vhdl数字系统设计与高层次综合》
源程序编译出错，报错如下：
Error: Line 13: File \\sreg8parlwclr.vhd: Unsupported feature error: expression is not a recognized clock edge  
Error: Unknown problem in \\sreg8parlwclr.vhd (%DLS-F-NullArg, Null owner node argument to FindAttribute
我是一个新手，百思不得其解。请大家帮忙，谢谢
源码如下：
library ieee;
use ieee.std_logic_1164.all;
entity sreg8parlwclr is
   port(clr,sl,fe,clk,se,a,b,c,d,e,f,g,h:in std_logic;--din:in std_logic_vector(7 downto 0);
        qut std_logic);
end sreg8parlwclr;

architecture behav of sreg8parlwclr is
   signal tmpreg8:std_logic_vector(7 downto 0);
begin
   process(clk,sl,fe,clr)
   begin
     if (clr='0') then
        tmpreg8<="00000000";
        q<=tmpreg8(7);
     elsif (clk'event)and(clk='1')and(fe='0')then--elsif (clk'event)and(clk='1')and(fe='0')then
        if(sl='0')then
        tmpreg8(0)<=a;
        tmpreg8(1)<=b;
        tmpreg8(2)<=c;
        tmpreg8(3)<=d;
        tmpreg8(4)<=e;      
        tmpreg8(5)<=f;
        tmpreg8(6)<=g;
        tmpreg8(7)<=h;
        q<=tmpreg8(7);
         elsif(sl='1') then
        for i in tmpreg8'high downto tmpreg8'low+1 loop
             tmpreg8(i)<=tmpreg8(i-1);
               --  tmpreg8(0)<='0';
        end loop;
            tmpreg8(tmpreg8'low)<=se;
            q<=tmpreg8(7);
       end if;  
     end if;
   end process;
end behav;

iolinux

其实这个程序没有错。在其他工具上我编译通过了。至于这是我的软件(Max plus )的问题还是设置上的问题就不得而知了。