设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于65nmCMOS工艺的互连串扰及延时优化技术 ...

123 / 3 页下一页

发新帖

楼主: littlechip

[资料] 基于65nmCMOS工艺的互连串扰及延时优化技术

发表于 2012-1-30 10:35:50 | 显示全部楼层

论文吗？？？

回复支持反对

发表于 2012-2-6 20:18:09 | 显示全部楼层

学一下，看看65nm的新东西

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-4-9 23:28:58 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2012-4-10 13:09:00 | 显示全部楼层

不错的东西：）

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-4-11 10:53:39 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2012-8-6 10:04:00 | 显示全部楼层

收藏了，谢谢LZ

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-12-4 01:10:06 | 显示全部楼层

kfgfkbfmbkmlcbmxclbx

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2013-1-28 15:41:06 | 显示全部楼层

thank u

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2013-1-30 06:33:31 | 显示全部楼层

良好的流.............

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2013-1-30 06:45:33 | 显示全部楼层

你的..........

回复支持反对

123 / 3 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /3

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-4-19 02:16 , Processed in 0.027456 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表