ISE综合中门控时钟的处理

mainie000 · 发表于 2011-1-30 00:32:27

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本帖最后由 mainie000 于 2011-1-30 00:35 编辑

我的FPGA设计中采用了门控时钟，并采用synplify进行fix。
在ISE综合实现中，先采用synplify进行综合，并进行fix gateclock。但有时候会出现综合错误，如下面的PAR 报告，表中ClkSc是门控时钟，他的源时钟是Clksrc，经过synplify fix gate clock后，ClkSc 的Resource 应该是全局时钟线啊，说白了应该没有了，只有ClkSc时钟，为什么报告说ClkSc 的Resource  是Local，也就是说走的是普通的net呢，难道fix gate clock有问题？

Generating "PAR" statistics.
**************************
Generating Clock Report
**************************
+---------------------+--------------+------+------+------------+-------------+
|       Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
|uTop/../ClkSrc |             |    |    |          |          |
|                   |    BUFGMUX2| No | 1005 |  0.527    |  1.311    |
|uTop/../ClkSc |             |    |    |          |          |
|                   |       Local|    |  134 |  1.111    |  4.629    |
+---------------------+--------------+------+------+------------+-------------+