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楼主: bh3715

[求助] 用Verilog如何实现一个边沿启动计数器模块

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发表于 2010-12-2 11:43:11 | 显示全部楼层
过来看看,学习一下
发表于 2010-12-2 17:57:05 | 显示全部楼层
回复 1# bh3715


    内部对en采样,采到由0到1后就开始计数不就好了!

不过停止计数的条件是什么呢?
发表于 2010-12-2 23:14:56 | 显示全部楼层
学到不少东西,可以用握手解决脉冲窄的问题
发表于 2010-12-3 13:30:24 | 显示全部楼层
再犀利点,就到犀利哥
发表于 2012-4-30 13:19:41 | 显示全部楼层
按Iqz那位仁兄改了下
如果把en作为启动和停止计时信号呢?就是说先按一下en是启动计时功能,再次按下停止计时,计数值停留在停止计时那一刻的值。 QQ截图20120430131058.jpg
后面有不稳定的,不知道是什么原因
发表于 2012-4-30 13:39:52 | 显示全部楼层
可是,有问题,在START之前就开始计数了
QQ截图20120430133106.jpg
发表于 2012-4-30 13:49:38 | 显示全部楼层
回复 1# bh3715


    这个应该不难哈,到处都有。。。。。。
发表于 2012-6-17 16:38:47 | 显示全部楼层
好好学习了
发表于 2014-8-13 22:04:05 | 显示全部楼层
学习了,谢谢!
发表于 2014-8-14 00:54:15 | 显示全部楼层
学习了,,,
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