关于serdes中PLL，CDR的 jitter peaking的问题

xiongzhh · 发表于 2011-4-25 20:07:39

谢谢！顶一个

criffs · 发表于 2011-4-26 18:21:46

dddddddd

criffs · 发表于 2011-4-26 18:21:46

dddddddd

hunetson2 · 发表于 2011-4-27 17:42:48

受教了......

bhtom58 · 发表于 2011-4-29 21:50:52

Thanks.

ipmsn5 · 发表于 2011-5-14 21:30:12

现在在做serders research，考虑到成本，希望pll里面的reference也可以从data来，这样可以省掉一个pad和一个晶振。

但是由于希望把pll的带宽做大，这样滤掉vco的noise，但是从data来的noise就滤不掉了，大家有何建议，谢谢啦

tm1986 · 发表于 2011-5-19 09:29:03

不错不错

0510210204 · 发表于 2011-5-20 20:59:26

回复 1# shaolongliu.pku

讲得很好，浅显易懂！

wxp29082 · 发表于 2011-5-20 22:09:37

谢谢啦

hao55555 · 发表于 2011-6-1 11:01:22

Good discussion, thanks.

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题