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楼主: cleocss

[求助] Verilog中TASK是不是只有组合逻辑时才可以综合?

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发表于 2012-9-13 09:40:10 | 显示全部楼层
嗯 有道理! 有没有更详细的资料?
发表于 2012-11-9 19:28:49 | 显示全部楼层
ISE支持task语句的综合,但是感觉很怪,经常出错
发表于 2012-11-10 03:25:22 | 显示全部楼层
thank kyour
发表于 2015-10-13 21:37:04 | 显示全部楼层
点个赞 学习了
发表于 2015-10-14 18:23:50 | 显示全部楼层
据我所知很多大公司有一本“代码规范”,里面大多会有明确:除了在modolsim的testbench中可以使用外,其他情况是不允许使用的task,特别是在ISE等工程中。建议参考一些大公司的规程规范。
发表于 2015-10-14 19:00:16 | 显示全部楼层
在modelsim中的testbench中可以使用task,但是在ISE工程文件中不建议使用task,很多大公司代码规范了规定不能使用的。
头像被屏蔽
发表于 2015-10-16 14:06:34 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2018-5-8 15:20:10 | 显示全部楼层
学习了
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