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[求助] Verilog中TASK是不是只有组合逻辑时才可以综合?

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发表于 2010-8-14 20:01:53 | 显示全部楼层 |阅读模式

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verilog中TASK是不是只有组合逻辑时才可以综合?
而TAKS是时序逻辑的时候就不可以综合,只能用在仿真?
发表于 2010-8-15 03:04:25 | 显示全部楼层
过滤器工作原理讲解
发表于 2010-8-15 17:15:17 | 显示全部楼层
剔除广告
发表于 2010-8-17 23:02:00 | 显示全部楼层
不建议用task
发表于 2011-6-6 19:59:47 | 显示全部楼层
建议版主将私人发的广告帖子给删除掉。task应该是可以综合的,不建议使用,我是没有用过。
发表于 2011-6-7 01:47:02 | 显示全部楼层
我看的那本书里是这么说的
———————————————————————————————————————————
在verilog模块中,任务task通常被综合成组合逻辑的形式;每个函数function在调用时常也被综合成一个独立的组合电路模块;
——————————————————————————————————————————

如果这么看的话,貌似就是task如果是时序逻辑就没法综合了。

还是等待高人的看法吧
发表于 2011-6-8 14:46:14 | 显示全部楼层
建议task 只用在testbench中
发表于 2011-6-8 15:14:01 | 显示全部楼层
可以综合,Task只是更好看而已,编译器会直接进行简单替换
发表于 2011-6-10 11:04:53 | 显示全部楼层
时序逻辑不认task
发表于 2011-6-10 11:06:01 | 显示全部楼层
时序逻辑不认task
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