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发表于 2010-7-23 11:16:57
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本帖最后由 zhouzhiping849 于 2010-7-23 11:20 编辑
1. vcs,modelsim只是针对verilog语法进行检查,如果符合语法,那就不会报错。
2. 而nLint会针对你写的电路进行设计规则检查,包括coding style(比如No Glue logic in top module, output signals must be registered等等 ),DFT(相关scan DFF的部分,比如reset signal used as data input等等),Naming Convention(命名规则,方便看code的人理解,例如clock name prefix, for asynchronous signals,end in _a等等),STA(timing相关检查,例如avoid clocks as data(of registers)),Synthesis(电路综合相关规则,例如#delay statements are prohibited等等)。
这些error/warning符合verilog语法,但对于电路设计来说不合理。 |
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