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[求助] NOVAS nLint 设计规则检查工具

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发表于 2010-7-20 22:08:11 | 显示全部楼层 |阅读模式

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这个工具是干什么用的?和vcs modelsim那些编译工具的语法检查有什么区别?
发表于 2010-7-23 10:14:58 | 显示全部楼层
比语法检查要多很多内容
发表于 2010-7-23 11:16:57 | 显示全部楼层
本帖最后由 zhouzhiping849 于 2010-7-23 11:20 编辑

1. vcs,modelsim只是针对verilog语法进行检查,如果符合语法,那就不会报错。
2. 而nLint会针对你写的电路进行设计规则检查,包括coding style(比如No Glue logic in top module, output signals must be registered等等 ),DFT(相关scan DFF的部分,比如reset signal used as data input等等),Naming Convention(命名规则,方便看code的人理解,例如clock name prefix, for asynchronous signals,end in _a等等),STA(timing相关检查,例如avoid clocks as data(of registers)),Synthesis(电路综合相关规则,例如#delay statements are prohibited等等)。

这些error/warning符合verilog语法,但对于电路设计来说不合理。
 楼主| 发表于 2010-7-23 20:22:12 | 显示全部楼层
学习中,我们服务器上有LEDA,听说产不多,试一下。
发表于 2010-7-24 10:08:24 | 显示全部楼层
nlint的语法检查效果不错。  不过如果是跨时钟域,spyglass是业界比较好的工具。
发表于 2010-12-15 01:52:34 | 显示全部楼层
见识了!!!
发表于 2011-1-14 19:52:48 | 显示全部楼层
学习了,非常感谢
发表于 2011-1-18 12:32:17 | 显示全部楼层
haoma
发表于 2011-1-20 17:24:06 | 显示全部楼层
工具还是可以用用的
发表于 2011-5-26 00:18:32 | 显示全部楼层
nlint进行检查时出现的Complition&elaboration Error 代码以“1”开头在哪查找规则?
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