关于FPGA实现过程mapping的问题！！

kuloloo · 发表于 2010-6-29 22:13:34

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大家好，我是一个菜鸟，最近在编写一个代码，综合使用的是synplify pro，通过了，没有问题，但是在实现过程中，我是使用ise自带的工具，在实现过程中，出现了几个如下的错误，请问这是由于什么原因造成的，应该怎么改进，谢谢大家啦！！
再是，如果用的是ise自带的综合工具，实现过程中貌似没有什么问题，这个怎么理解？？
错误信息如下：
ERROR

ack:1107 - Unable to combine the following symbols into a single IOB
component:
PAD symbol "setclk" (Pad Signal = setclk)
BUF symbol "setclk_ibuf" (Output Signal = setclk_c)
Each of the following constraints specifies an illegal physical site for a
component of type IOB:
Symbol "setclk" (LOC=P91)
Please correct the constraints accordingly.

kuloloo · 发表于 2010-6-29 22:15:41

谢谢大家了！！！

kuloloo · 发表于 2010-6-29 22:36:09

刚刚试了一下，把出错的引脚换到其他引脚上就好了，这是什么原因啊，一样性质的管脚为什么有的可以，而有的就不可以呢？？
我的板子是已经画好的了，管脚要是改变了，改管脚代价有点大！！

falloutmx · 发表于 2010-6-30 10:09:04

用了2个BUF吧？自己用了一个，然后端口那还有一个IOB

kuloloo · 发表于 2010-7-8 17:08:22

这个问题我已经解决了，貌似在出现问题的管脚输出加一个缓存在赋给所需要的管脚就行啦！！！

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