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[转贴] 转个经典的面试题

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发表于 2010-6-15 09:22:57 | 显示全部楼层 |阅读模式

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本帖最后由 wushihai 于 2010-6-15 09:30 编辑

给定两个时钟信号clk33M,clk100M。要求产生clkgen,当sel=1时clkgen=clk33M,否则ckgen=clk100M。要求时钟选择无毛刺干扰。


这道题主要考察时钟选择问题,不能拿sel信号直接作为时钟选择信号,sel信号一定要处理在两个时钟都是低电平时做时钟切换,这样时钟才不会有毛刺。

见附件电路,标为BAD的一个由于直接用组合逻辑实现在CLKACLKB两个时钟中二选一的功能,而组合电路由于不同路径的延迟不同,所以在电路的时钟输出很容易产生毛刺;而标为“GOOD”的一个由于对选择信号SELECT分别用两个触发器进行了同步化,所以在时钟的输出端不会产生毛刺。
在大规模逻辑设计指导书的第76页。

http://www.design-reuse.com/articles/5827/techniques-to-make-clock-switching-glitch-free.html
这里有详细的说明。

电路.rar

23.06 KB, 下载次数: 143 , 下载积分: 资产 -2 信元, 下载支出 2 信元

华为_大规模逻辑设计指导书.rar

1.95 MB, 下载次数: 404 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2010-6-15 14:44:20 | 显示全部楼层
I think the main idea of this circuit is the two (unrelated) clocks must be synchronized to each other.
发表于 2010-6-15 17:41:17 | 显示全部楼层
谢谢谢谢
发表于 2010-6-16 22:40:48 | 显示全部楼层
英文的文章写得不错
发表于 2010-6-17 08:43:21 | 显示全部楼层
1# wushihai 学习一下
发表于 2010-6-17 12:16:03 | 显示全部楼层
文章讲得很不错,受教。
发表于 2010-6-17 13:31:46 | 显示全部楼层
学习了
发表于 2010-6-17 17:12:25 | 显示全部楼层
好东西,谢谢了
发表于 2010-6-17 20:15:05 | 显示全部楼层
Thanks
发表于 2010-6-18 01:21:47 | 显示全部楼层
其实不光是用DFF敲两拍,应该用下降沿来敲
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