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[求助] CYCLONE上的LVDS通信问题

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发表于 2010-3-16 15:50:26 | 显示全部楼层 |阅读模式

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本帖最后由 z000356 于 2010-3-16 15:53 编辑

小弟刚刚做LVDS通信的项目,用altera的IP核作,使用一块板子上的2对LVDS引脚作接收端和发送端,按照官方手册,接收端和发送端都选外部PLL模式,发送端:串化系数4通道1,接收端与发送端对应,并使用altpll来配置外部PLL,输入时钟:50MHZ,data rate:200MBPS,C0:100MHZ,C1:50MHZ,小弟的问题是按照以上步骤设置好电路并连线后,当从发送端发送"0100"时,接收端收到"0000",当发送"1000"时,接收到"0100",再测试3组,结果为:"0111"-"1001","0010"-"0100","0101"-"0000"一点规律也没有,而之前的仿真结果基本正确,哪位大侠做过,请指点一下小弟吧,附件是小弟的源码,QII9.0开发的,小弟不胜感激

myfive.rar

482.18 KB, 下载次数: 88 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2010-3-16 21:08:53 | 显示全部楼层
仔细仿真一下嘛,。。。。没有时间看这个。
 楼主| 发表于 2010-3-17 15:06:11 | 显示全部楼层
发表于 2010-3-22 20:14:43 | 显示全部楼层
顶一下
发表于 2010-8-3 14:22:49 | 显示全部楼层
看看这个问题是怎么样的
发表于 2010-8-4 22:07:19 | 显示全部楼层
不知道
发表于 2010-8-4 22:20:00 | 显示全部楼层
是否可以进行持续送数,用示波器抓一下波形,看看是否是由于端接匹配电路没做好造成的,或者在差分对有寄生电容或者电容,导致上升沿、下降沿不够陡峭
发表于 2011-4-23 16:53:00 | 显示全部楼层
我现在也遇到了同样的问题,请问楼主解决了吗?我的qq707205943,希望交流一下。
发表于 2012-5-18 22:12:00 | 显示全部楼层
我正在研究这个问题。
发表于 2012-7-16 13:35:33 | 显示全部楼层
这东西好麻烦啊。。。。 参考参考
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