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楼主: decade

[求助] 请教systemverilog中clocking问题

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 楼主| 发表于 2010-3-17 20:19:16 | 显示全部楼层



我看了一些讲clocking的资料,都很少这么用,一般都是指明input output延时,像这种赋值的用法不明白怎么用的???
发表于 2010-3-17 20:29:39 | 显示全部楼层
查下IEEE std就知道了啊 这个相当于2个信号线相连
发表于 2010-3-23 22:03:52 | 显示全部楼层
我也是菜鸟
发表于 2010-4-24 10:51:41 | 显示全部楼层
就应该是给让输出在out2的3个延时之后输出
发表于 2010-12-28 21:23:20 | 显示全部楼层
同菜···
发表于 2011-1-6 08:50:17 | 显示全部楼层
用questa sim 仿真结果如下:
--------------------------------------
run -all
#                    0  x
# ** Note: $finish    : t_clocking.sv(9)
#    Time: 200 ns  Iteration: 0  Instance: /t_clocking
------------------------------------------------------------
我没有用过clocking, 这几天再看看原理吧。
发表于 2011-6-25 16:08:32 | 显示全部楼层
这个资料给你看,讲的很详细

SystemVerilog Clocking Tutorial.doc

32.5 KB, 下载次数: 225 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-7-18 20:36:17 | 显示全部楼层
一般不会那么用
发表于 2011-7-19 13:54:56 | 显示全部楼层
学习学习
发表于 2011-8-8 18:18:46 | 显示全部楼层
正在学习的路过~
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