PT-PX功耗分析报错

jiazhuliang

是这样的,仿真的时候会在设计的顶层上自动会添一些top层,这样在做PT-PX分析的verilog顶层与VCD向量的层次不一致，也就是说要定义的顶层要是同一个名字。

xftianyu

其实产生VCD的方法很多
如仿真工具支持的函数MODELSIM：vcd add vcd file 等等（此处详看MODELSIM帮助文档的关于VCD文件产生的一章）
也有本身verilog 语言支持的函数形式$dumofile $dumpname等等（此处可以详细看VERILOG语言的说明文档）
当前你需要的是不包含TB的层次信息
所以就应该在你的设计顶层文件中增加以下几行
initial
begin
  $dunpfile (top.vcd)
  $dumpfile (0, "top")//0表示此层以下所有信号均采集 top为你的模块顶层名称

end
然后跑MODELSIM的仿真产生VCD文件
在做PT的时候将上面的语句删除就好
大概是这样 可以打字有错误

asic_dft

strip_path(tb.design), 具体记不清了

conghung2012

有师兄就是好哇。

conghung2012

加时序反标。

fangfang_mimi

一般是read_vcd出现错误吧
read_vcd *.vcd -strip_path design_tb/design_inst
读入*.vcd文件时，后面要写成：tb文件名/设计在tb中的例化名， 这种形式。

daipeng

在$DIR_PT_INSTALL/doc/pt/tutpx/中有example，加VCD和SDC文件的方式里面都有说明~

firewear

我也觉得是read vcd的那句命令没有写对。

yetu

我也遇到这个问题，原因是read_vcd指令没写对。
必须加上-strip_path  “testbench/instance”这个参数。

eguang190

我也遇到相同的问题，希望大家分享一下经验。