Verilog for循环仿真问题

frankytm1984

小弟仿真遇到点问题。请各位大侠指教。

下面是本人仿真的程序。
初module 和  endmodule  两句是我自己添加的，中间部分是夏宇闻老师《verilog数字系统设计教程》

中for 循环部分的例句。

在quartus II 中仿真时一直报错。

Error (10170): Verilog hdl syntax error at selector.v(8) near text "begin";  expecting an

identifier ("begin" is a reserved keyword ), or "endmodule", or a parallel statement
Error (10112): Ignored design unit "mux" at selector.v(1) due to previous errors




module mux(result,opa,opb);
parameter  size = 8, longsize = 16;

reg[size:1] opa, opb;

reg[longsize:1] result;

begin:mult

    integer bindex;

    result=0;

    for( bindex=1; bindex<=size; bindex=bindex+1 )

if(opb[bindex])

  result = result + (opa<<(bindex-1));

end

endmodule

rotings

verilog中所有的赋值语句，除了assign结构以外，都必须放在initial和always的结构里面，begin和end 是用来充当这两种结构的起止符，你的例子需要更改如下：
module mux(result,opa,opb);
parameter  size = 8, longsize = 16;

reg[size:1] opa, opb;

reg[longsize:1] result;

initial begin:mult

    integer bindex;

    result=0;

    for( bindex=1; bindex<=size; bindex=bindex+1 )

if(opb[bindex])

  result = result + (opa<<(bindex-1));

end

endmodule
=========================
另外，for循环语句不可综合，只能用来产生激励（generate语句的for结构可综合）

MOSFET

顶楼上

ivan916

me too

frankytm1984

按照2楼的方法进行仿真，还是报错

如下：


Info: Found 1 design units, including 1 entities, in source file mux.v
        Info: Found entity 1: mux
Error (10158): Verilog HDL Module Declaration error at mux.v(1): port "result" is not declared as port
Error (10158): Verilog HDL Module Declaration error at mux.v(1): port "opa" is not declared as port
Error (10158): Verilog HDL Module Declaration error at mux.v(1): port "opb" is not declared as port
Error: Quartus II Analysis & Synthesis was unsuccessful. 3 errors, 1 warning
        Error: Peak virtual memory: 154 megabytes
        Error: Processing ended: Wed Jan 27 18:35:42 2010
        Error: Elapsed time: 00:00:02
        Error: Total CPU time (on all processors): 00:00:02

icdreamer

没有端口声明啊

rotings

晕，没仔细看。
你这个例子既然只能用来产生激励，它本身就应该没有端口，所以你的例子再更改一下：

module mux();

=======
把端口声明为空。

cihchenlin

看看，感谢分享

frankytm1984

我的本意是用这个程序去实现以个乘法的动作。

现在改过后，好像还是有点问题。

我用的是quartus II 8.0 ，error里提示说，此段程序不包含logic。

wangyingwei

module mult_8(x,y,result);
input [7:0] x,y;
output [15:0] result;

assign result=x*y;

endmodule

//乘法器，不用搞那么复杂