突然发现assign用的好少

sagegao · 发表于 2010-3-24 10:34:51

主要看实际情况而定吧

qq847941010 · 发表于 2010-4-7 12:57:06

一起学习

bigzt · 发表于 2010-4-7 13:23:43

assign 感觉是组合逻辑用的多，时序设计用的少

baolin · 发表于 2010-4-7 15:22:41

assign 就是用来换名字的,完全可以不用assign

raksasa · 发表于 2010-5-29 14:06:14

assign 就是用来换名字的,完全可以不用assign
baolin 发表于 2010-4-7 15:22

登录/注册后可看大图

我也觉得可以不用啊，全用always 搞定不就完了么

wushihai · 发表于 2010-5-29 19:55:32

的确很少用。我只用过assign data_out=data;而已

xfwang76 · 发表于 2010-5-29 20:46:05

芯片设计时，设计者应该有个初步的轮廓，电路中存在哪些时序电路，除此之外的组合逻辑都应该用assign来描述电路。

assky · 发表于 2010-5-29 21:26:35

assign 用来做组合逻辑最合适的
和时钟跳变没有关系
楼主看看verilog语法吧

lihelun2003 · 发表于 2010-5-31 19:29:10

看不懂楼主说什么

yuanwolf2008 · 发表于 2010-5-31 19:40:06

好像是用的比较少

[解决] 突然发现assign用的好少