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楼主: ruiruio4

verilog hdl中的case default

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发表于 2010-4-18 11:34:56 | 显示全部楼层
yes. its ok
发表于 2011-9-21 09:29:27 | 显示全部楼层
学习了,5楼讲的很好!解惑了。
发表于 2011-9-21 09:34:00 | 显示全部楼层
full_case
发表于 2011-9-21 09:39:16 | 显示全部楼层
弱弱的问一句,为什么不加default,综合的时候会产生latch?
发表于 2011-9-26 13:44:33 | 显示全部楼层
5楼的分析的较清楚,学习了!
发表于 2011-9-26 20:33:24 | 显示全部楼层
很多人都看不清题目就在那里回答啊~~~

LZ问的是写了
default:
但是后面没有执行语句。不是要不要写default的问题。
我也举得后面没有执行语句和不写貌似是一个效果啊。

另外,回复24楼,因为组合逻辑无法存储数据,不加default默认保持前一个状态值,那就需要锁存器(lanch)来锁数据。
发表于 2011-9-27 21:22:46 | 显示全部楼层
要生成锁存器
发表于 2011-10-2 21:34:26 | 显示全部楼层
应该可以,我就是经常这样写的。
发表于 2011-10-3 17:35:55 | 显示全部楼层
回复 17# pudongsky


    能不能给举个例子详细说说锁存器到底是如何形成的呢?
发表于 2012-9-13 15:26:51 | 显示全部楼层
always @(*)
  begin
    case(r_psel_int)
      default : apb_trans_ver = 1'b0;
    endcase
  end
这样表达了什么意思
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