verilog hdl中的case default

yuanpin318 · 发表于 2009-11-24 16:47:03

write RTL referring to synthisizable style.

tiantianxch · 发表于 2009-11-25 12:24:13

我觉得，一定要有事做才行

foggerwoody · 发表于 2009-11-25 16:52:21

5楼正解

aguilzu00 · 发表于 2010-2-10 01:57:09

no, you have to

amormio124 · 发表于 2010-2-10 09:33:09

什么都不做你写default干什么？

sagegao · 发表于 2010-3-24 10:37:15

5楼正解。但需要注意的是不能用软件的思维来考虑硬件。

pudongsky · 发表于 2010-4-17 01:14:49

verilogHDL中，case的default当然可以什么都不作，但是要看是组合逻辑还是时序逻辑。
如果是组合逻辑，如
always @ (a)
case (a)
2'b00: b = 1;
2'b01: b = 2;
default:;
endcase
这样的话就不成了，综合会生 ...
eagle.cracks 发表于 2009-11-18 21:01

登录/注册后可看大图

正解，如果不加就会综合为锁存器，状态机可能死循环，所以一定是要加的。

110500623 · 发表于 2010-4-17 11:46:41

什么都不写和不写default这一句是一样的结果

sheep07 · 发表于 2010-4-17 16:30:28

既然是default
还是明确赋个值比较好

michaelming · 发表于 2010-4-17 17:38:24

一般不用加，加上好看，也不会提示出错。可以加上进行一些错误情况的调整

verilog hdl中的case default

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