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verilog hdl中的case default

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发表于 2009-11-10 11:12:04 | 显示全部楼层 |阅读模式

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verilog hdl中的case   default要执行的语句, 是不是可以什么都不做呀?记得在C语言中这样的, 不知道这里可以不可以,还没看到过。
发表于 2009-11-10 14:50:10 | 显示全部楼层
可以的.
发表于 2009-11-18 17:19:27 | 显示全部楼层
可以,vhdl里有null语句,verilog应该也有类似的语句,但我不知道。查一下书就知道了。
发表于 2009-11-18 17:36:22 | 显示全部楼层
我们公司的规则是要加, 有时不加也可以的
发表于 2009-11-18 21:01:57 | 显示全部楼层
verilogHDL中,case的default当然可以什么都不作,但是要看是组合逻辑还是时序逻辑。
如果是组合逻辑,如
always @ (a)
case (a)
2'b00: b = 1;
2'b01: b = 2;
default:;
endcase
这样的话就不成了,综合会生成latch(锁存器),设计中除了一些特殊的地方,不允许这样设计的。
如果是时序逻辑的话,就没有什么了。
建议还是将default状态写上,特别是写状态机的时候,因为一旦出现意外,状态机不能死掉,要能够回去的。
发表于 2009-11-18 21:46:30 | 显示全部楼层
什么都不作,直接不写出来不就行了。
发表于 2009-11-18 22:43:19 | 显示全部楼层
各位用的开发软件是那个
发表于 2009-11-18 23:23:46 | 显示全部楼层
default语句只是增加防范措施,以防有没有考虑到得状态发生,一般给初始化时候的值,可以不加,加上可以防止出现锁存器
发表于 2009-11-22 17:20:34 | 显示全部楼层
synplify中是默认不综合default选项的,必须约束才综合
发表于 2009-11-22 18:43:50 | 显示全部楼层


verilogHDL中,case的default当然可以什么都不作,但是要看是组合逻辑还是时序逻辑。
如果是组合逻辑,如
always @ (a)
case (a)
2'b00: b = 1;
2'b01: b = 2;
default:;
endcase
这样的话就不成了,综合会生 ...
eagle.cracks 发表于 2009-11-18 21:01



很好
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