vim编辑verilog的妙用

yshang83 · 发表于 2016-7-24 20:52:38

Thanks for sharing

freedeluge · 发表于 2016-8-17 14:04:18

非常感谢！！！

wzc92 · 发表于 2016-8-17 20:59:45

太赞了，多谢

dreamflyings · 发表于 2016-8-18 00:25:36

回复 1# heavywater

generate 可以做到，用sv的generate 加宏更轻松

masaka_xlw · 发表于 2016-8-18 01:30:27

一般用generate，仿真器肯定没问题。综合器支持也早就没问题了，也不影响约束。

cdting · 发表于 2017-9-2 06:01:56

非常感謝~~~~

tezhi · 发表于 2017-9-3 07:26:08

good skill thanks a lot

瑾微寒 · 发表于 2017-9-3 17:42:02

学习了，学习了，学习了，

masaka_xlw · 发表于 2017-9-7 01:08:45

综合工具可以完美识别generate。。

Cll0416 · 发表于 2019-10-29 15:41:42

好东西

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