DDR DQS信号的用途讨论

shenqizhiren · 发表于 2012-5-25 09:09:30

回复 53# wangyingwei

行为仿真模型？这个还真没用过。待会试试，感觉上，DDR控制器的设计也就初始化、读和写三块时序而已，应该不是特别麻烦才对，但是就是读不出来，这样我都不敢确定我是否写进去了，求指点啊

wangyingwei · 发表于 2012-5-25 10:39:13

还有刷新，你说那种简单时序只是仿下行为模型还可以，要想用到实际中DDR器件还要接PHY,DDR协议虽然不是太难，但实际用起来还真不容易

wangyingwei · 发表于 2012-5-25 10:44:30

建议你可以先用XILINX或ALTERA的DDR 控制器IP里面有仿真环境，结合波形可以加深你对DDR协议的理解，结合它的结构再设计你的controller

wxfeng · 发表于 2012-5-25 11:21:49

回复 7# hello2000

那为什么DQS在读的时候又没有设计成与数据间90的偏移呢，对齐干嘛？求解释

shenqizhiren · 发表于 2012-5-25 11:24:47

回复 55# wangyingwei

PHY？我直接使用Spartan3E实验开发板上的DDR芯片，物理层接口PHY还用考虑么？刷新我有，刷新周期61ms左右，判断是否写进DDR的标准是什么？为什么读操作的时候chipscope上观察不到DQ和DQS上有信号变化啊？求赐教啊~~~

shenqizhiren · 发表于 2012-5-25 11:27:06

回复 57# wxfeng

在读操作的时候，DQS是有DDR本身产生的，不用去管它跟DQ的对齐方式了吧？只要写操作的时候中央对齐就行了，我个人的理解，代码也是这么写的

shenqizhiren · 发表于 2012-5-25 11:28:49

回复 56# wangyingwei

额，可是我时间上来不及了，代码也基本编完了，但就是读不出来，找不到原因。

wangyingwei · 发表于 2012-5-25 14:13:55

DQS是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。

　　每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。

　　完全可以说，它就是数据的同步信号。

在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。

　　而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。

　　实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。

　　由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。

　　前文已经说了DQS是了保证接收放的选择数据， DQS在读取时与数据同步传输，那么接收时也是以DQS的上下沿为准吗？不，如果以DQS的上下沿区分数据周期的危险很大。

由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。

　　而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。

　　这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。

　　这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。

0205feiyu · 发表于 2012-5-25 15:04:29

回复 60# shenqizhiren

timing都对么？prechage,refresh, tccd都对了么？如果一个transfer太长，也别忽略了要换page的

0205feiyu · 发表于 2012-5-25 15:05:50

读时DQS延一个90度再进来，把它当load信号。注意：DQS刚起来是有个小小的脉冲，记得mask掉，不然会读错

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