DDR DQS信号的用途讨论

atuhappy · 发表于 2004-8-3 12:03:17

下面引用由dragonyoo在 2004/08/03 09:21am 发表的内容：
我对DQS的理解：
读取DDR的数据时，DDR的DQ是随着DQS变化，在DQS的每一个沿出现下一次的数据。在fpga设计中，用DQS锁存DQ，然后在fpga内部再用时钟同步数据。不知这样理解对否？
我阅读Micron的MT46V128 ...

感觉Data Valid Window不是能确定

atuhappy · 发表于 2004-8-3 12:06:13

是否使用2倍的时钟了？

jamyce · 发表于 2004-8-4 16:08:07

我的理解是DQS可以作为读操作时数据的存储控制信号。比如当作触发器的使能端,采用2倍频时钟锁存数据,从而可以实现数据的前后拼接(如在66bit-PCI接口中将从DDR中读出的32-bit数据拼接为64bit的PCI数据)，或者作为FIFO的数据写控制信号等等。

dragonyoo · 发表于 2004-8-4 16:58:12

Altera的资料里没有用2倍的时钟。它是采用将DQS固定延迟一定的时间，譬如3ns，这需要根据你的ddr sdram参数决定。fpga内部首先用DQS锁存DQ数据，然后产生一个同步时钟，这个时钟与DQS有一定的相位关系，再用时钟锁存数据，再将被锁存的数据送入其他逻辑，进行处理。同时还要注意DQS的postamble。

atuhappy · 发表于 2004-8-4 17:47:57

下面引用由dragonyoo在 2004/08/04 04:58pm 发表的内容：
Altera的资料里没有用2倍的时钟。它是采用将DQS固定延迟一定的时间，譬如3ns，这需要根据你的ddr sdram参数决定。fpga内部首先用DQS锁存DQ数据，然后产生一个同步时钟，这个时钟与DQS有一定的相位关系，再用时钟 ...

能不能把资料发上来看看

dragonyoo · 发表于 2004-8-5 09:42:35

可以，我上传到ftp上，在目录 /综合设计资料/Altera/DDR sdram参考资料

atuhappy · 发表于 2004-8-5 11:38:46

谢了

timelj · 发表于 2008-9-8 08:48:47

提示: 作者被禁止或删除内容自动屏蔽

yuhaiqun2008 · 发表于 2009-1-21 09:43:12

very good

ic-designer · 发表于 2009-6-20 21:31:27

在端口上dqs与数据是相位对齐的，但是通过DLLphy之后就变成中间对齐了，便于采样（对于读数据的时候）
写数据应该相反吧，通过DLLphy后是中间对齐的？这个忘了怕误导别人，（忘了ＳＤＲＡＭ里面有没有ＤＬＬ了）

timelj timelj 当前离线积分 912 头像被屏蔽	发表于 2008-9-8 08:48:47 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
timelj timelj 当前离线积分 912 头像被屏蔽	EETOP创芯人才网职位发布入口
	回复支持反对举报

DDR DQS信号的用途讨论