在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: tmwcndjjmj

FPGA要怎么设计一个高倍的倍频器??

[复制链接]
发表于 2009-6-6 09:57:08 | 显示全部楼层
如果你要从48.3MHz 0.3MHz 步进到63MHz应该很难实现的。

马达电机控制需要这样的脉冲吗?
 楼主| 发表于 2009-6-15 08:45:42 | 显示全部楼层



因为是多颗步进马达要做到同步的控制
而每颗的齿轮数都不同
所以只好延用之前同事的程式
用改变clock频率的方式来控制
所以才需要这样的脉冲
发表于 2009-6-15 13:39:32 | 显示全部楼层
利用ASIC,频率综合器,ADI公司就有几款。
 楼主| 发表于 2009-7-3 10:25:38 | 显示全部楼层
問題決解了
謝謝各位的幫忙
最好還是使用counter來計數
不使用改變頻率來控制了
然雖同步方面算了很久才達成
不過總算是完成了
发表于 2010-10-11 13:59:29 | 显示全部楼层
我有个想法不知道可不可行:
我先认为你这个速度是由单位时间内clk上升沿的个数来控制的
那么我们能不能用算法来对clk这个端口插入一些上升沿,来达到增频的目的,只要算法保证插入时间点的平均分布
发表于 2010-10-11 16:05:15 | 显示全部楼层
这个问题,小弟不行
发表于 2017-12-18 16:04:50 | 显示全部楼层
学习了,多谢分享!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 19:21 , Processed in 0.023183 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表