about gated clock

bravelu · 发表于 2004-4-26 10:34:55

"我是把原来的dff的clk接在dffe的enable上" 你说的这个clk是不是一个gated clk？
如果是的话，应该把通过逻辑门之前的门控信号接enable，那个不间歇时钟接clk端，如果另外引入高频时钟，可能会有相位上的稍微不同。

老扁 · 发表于 2004-4-26 10:57:00

cdcll，你这种接法消除了多时钟，但功能可能有变化，因为以前你是gated clock的沿触发，而现在在gated clock有效时，高速时钟会触发很多次，所以你得看看你的dffe的输入数据是不是肯定在这两种情况下不变。

cdcll · 发表于 2004-4-26 12:33:51

谢谢bravelu和老扁。
那些gated clk的不间歇时钟接clk端还是有同样的告警，而把芯片的输入时钟接过来，告警就没有了，所以我也是不得以才接高频时钟。
老扁说得问题的确存在，我昨天仿真时发现后，已经把enable改成一个高频时钟脉宽，但相位上仍然存在bravelu说的－稍微不同，有些地方有一个高频时钟宽度的差异。
这几天被这个问题整死了！
我打算再花点精力，把那些enable全部提前高频时钟的半个脉宽，也就是用高频时钟的负跳变来产生，（原来的gated clk是正跳变产生的），这样可以保证修改后的enable在高频时钟的正跳变到来前有效。不过想想容易，做起来又是大工程啊，高手们帮我看看，这样做是不是可行？

cdcll · 发表于 2004-4-27 13:54:53

有大侠告诉我说，Q II 4.0有hold time的优化选项，不知各位有没有用过？我现在用的还是3.0。如果确定可以解决我的问题，我就尽快换4.0。

chevalier · 发表于 2006-7-18 11:54:48

顶！！！！！！！！！！！！！！！！！！！！！！！！

vance · 发表于 2006-7-19 20:21:28

一个gated clock都搞的这样。楼上的兄弟们都工作多少年了啊？

dignity · 发表于 2006-7-20 21:55:28

hold time的警告有时不会影响，但最好把它处理掉。在ASIC中很多时序可以加约束的。FPGA中约束不是很好加。

dduke · 发表于 2006-9-26 16:23:26

gated clock where the clock is automatically diabled and not propagated

cat-floating · 发表于 2006-9-26 16:43:59

我不明白GATED CLOCK怎么能接到CLK EN端，这样会引起功能的改变。在FPGA里面，只能是将功耗控制信号接到DFF-EN，DFF-CLK接到全局时钟往里面。在做可靠性试验的时候，高温60度以上就会造成严重的CLK SKEW和噪声。因此，保证时钟线路是非常重要的。

dduke · 发表于 2006-9-26 16:44:07

是看文献看到的，因为对门控时钟没有什么概念，还请教大侠们指点一二

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