about gated clock

goodhope

I do not agree. In our ASIC design, the gated clocks are used extensively - almost each FF has to be gated. It is the most efficient way to save power. Furthermore, do not let tool (like Synopsys Power Compiler) insert clock gating cell automatically. It will cause lots of problems, i.e. formal verification.
Another way to solve your problem is to re-arrange the clock buffer tree, for example, if the skew is big due to too many flop load, you can use two clock buffer to drive them.
One design rule is use registered clock enable signal for clock gating cell. It shall prevent glitch problem on clock enable. I do not understand why you said STA could not report clock gating cell setup/hold violation.

hotcoco

我理解的ASIC中时钟树就是专门为系统中时钟设计的低SKEW的网络；而FPGA的全局时钟网络不就是这个吗？所以我觉得时钟树技术和FPGA关系不大吧！对否，请指点！
分频时钟推荐的做法好象都是将基准时钟分频得到的信号作为使能信号控制那些需要在分频后频率下工作的电路，而时钟还是基准时钟。

hotcoco

不能用门控时钟，而我们常用的这种分频信号作使能的技巧能起到降低功耗的作用吗？该怎么作呢？

bravelu

先申明我自己在低功耗方面没什么经验，没有真正尝试过自己在设计中用过门控时钟，说错了什么请见谅。我一直都赞同基于低功耗的考虑门控时钟是必须的，我所说的应该用工具插入门控时钟的话是来自synopsys的工程师，而非自己的经验，也许他们是基于对自己产品的信任或商业上的考虑，看样子各位大侠的实际做法是自己加占多数吧，误导了大家向各位道歉。对于门控时钟对STA的影响，我也没有具体研究过，也还是听他们的工程师说过自己插入的门有时会使STA的结果不准确，而他们工具插入的可以被自己的STA工具识别出来，所以结果更好。我又不求甚解，胡乱传达了，呵呵。自我打倒一把：）。

bravelu

昨天insight的研讨会上关于门控时钟部分是这样的：
。gated clocks - DON'T DO IT!!
- Timing tools will not recongnize it as a clock.
- Subject to voltage and temperature changes
- Susceptible to glitching
- Introduces indeterminate skew.

cdcll

谢谢各位的帮助。
我无奈只好去把gated clock 改成clock enable方式，改得我手都酸。这到还没什么，因为编译是通过了，没有告警，可是从仿真看时序上与原先不一样了，这样我就做不到与原有系统兼容了，请大家再帮帮我吧，我现在都改晕了，怎么弄啊？

老扁

问题是两方面的：
1. 门控时钟是不是一定需要，如果不需要，则不建议用门控时钟，这样就没任何问题了；楼上改完以后和原时序不一样，那肯定就是改错什么地方啦 ：（
2. 如果一定需要门控时钟，则对于FPGA来说，由于时钟线已经布好，所以对于高手来说，你的精力就在于仔细处理一下门控电路就可以了，这是你必须作的工作，包括注意skew和warning等信息，熟悉了你的这部分后面就好作了；对于信号的时序的问题，可以看看是不是可以当不同时钟域的异步电路来处理。
这是俺的一点看法，不对之处大家可以批评指正。

cdcll

谢谢老扁版主。可是我不是高手，所以才搞不定呀！还请多多指教！
门控时钟不是我想要的，是原设计就有的，我修改和增加了很多功能模块，但编译得到很多warnings,几百个，害得我更本就不敢保证自己的设计能实际应用。
这部分warnings都在原设计群路部分，其中有1个高频时钟要分出十几个低频时钟，有6路还要求输出给外电路用，对我来说，我希望最好不要改，又没有warnings，这样才能保证与原系统兼容。
现在我也希望我有地方改错了，因为我已经改得晕头转向了，那么多的dff要改成dffe！如果是改错了，只要找到错误，就解决了，我也可以松口气了。我再查查。

老扁

cdcll：
dffe是带enable的dff吗？
直接把门控信号接这个dffe的enable端？
看看功能上是不是可以这样直接转啊？有没有细节区别？
以前的没有原代码，只有netlist啊？晕～

cdcll

今天不知怎么搞的，半天了，一直打不开eetop网页，现在总算进来了！
回老扁：
是用门和ff构成的“巨大”原理图，你听听就晕～，那我可怎么办啊，还得面对啊！
事实上我早就差不多晕了，图也要打印成好多张，拼成大的，才看得清楚。如果是语言的，我至少还可以贴出来请大家帮我看。
在quartus II 里，dffe是带enable的dff，我是把原来的dff的clk接在dffe的enable上，再把输入的高频时钟接dffe的clk，这样做是不是有问题？