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楼主: Paul_Lee

FPGA新手,该用verilog 还是VHDL?

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发表于 2009-2-9 17:10:51 | 显示全部楼层

顶顶顶顶顶顶顶顶顶

顶顶顶顶顶顶顶顶顶顶顶顶哥哥
 楼主| 发表于 2009-2-10 04:18:53 | 显示全部楼层
我是就是做FPGA啊,就VHDL了
发表于 2009-2-12 12:25:49 | 显示全部楼层
外面公司里Verilog HDL用得比较多。
发表于 2009-2-12 14:10:04 | 显示全部楼层
都要会,至少熟悉一个,另一种也要能够阅读,
发表于 2009-2-13 12:37:30 | 显示全部楼层
GO verilog
发表于 2009-2-13 13:50:43 | 显示全部楼层

选Verilog

verilog继承性好,Systemverilog兼容verilog。而VHDL没有下文了。
发表于 2009-2-14 03:07:57 | 显示全部楼层
Verilog or VHDL is always a problem. In my opinion, there are no distinguishing features between them. The key is understanding the principle of hardware design.
 楼主| 发表于 2009-2-14 23:47:07 | 显示全部楼层
我做FPGA就用VHDL了,这不是什么大问题
发表于 2009-2-15 23:06:20 | 显示全部楼层
刚开始学习
多谢指点
发表于 2009-2-16 14:59:18 | 显示全部楼层
我个人认为verlog比较好哈
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