FPGA新手,该用verilog 还是VHDL?

Paul_Lee

我只是用FPGA做一些控制工作，不是做IC。

还有一点不明白：

看到实验室的一些同学用Quartus II 设计时不怎样用VHDL语言，他们都是用 block diagram/schematic 来设计。
这和用VHDL语言来设计有什么区别吗，难道不需要学VHDL这门语言？

还请高手详解。

goent

用原理图还是HDL输入，取决于个人爱好，原则上原理图和HDL都可以描述任意电路。个人认为，大电路用HDL更好一些，小电路用原理图更清楚。

Paul_Lee

我看到还有一些同学在设计时，在diagram/schematic file 中用block去设计，规定好输入输出，然后在block的基础上用HDL去描述block的功能。请问，这是一种什么设计方法呢？也是原理图设计吗？
谢谢。

goent

您说的是层次电路设计，同样可以用任意一中电路输入方法。

Paul_Lee

层次电路设计? 还是有点不明白。

在diagram/schematic file中，block(也就是楼上所说的层次电路设计)为什么和原理图设计在一个file中呢。

这里面中的block和VHDL语法中的block是一回事吗？

设计时可以把block 和 原理图放在一个文件里，然后再用VHDL去描述吗？

谢谢。

buaajw

我是从vhdl上手的，开始时课堂上学习的是verilog，但是真是搞个小项目的时候却用的vhdl，我觉得vhdl语法较为严格，相对容易上手。无论用vhdl还是verilog感觉关键是理解语言背后描述的电路，所以从这个层面来讲我觉得vhdl好些，一旦上手后，建立了语言与电路的映射关系，用verilog也很容易。当然如果是写testbench则是另一回事了

cityzhao

个人感觉学VHDL比较好，学校里也多资料

Paul_Lee

在diagram/schematic file中，block(也就是楼上所说的层次电路设计)为什么和原理图设计在一个file中呢。

这里面中的block和VHDL语法中的block是一回事吗？

设计时可以把block 和 原理图放在一个文件里，然后再用VHDL去描述吗？

谢谢。

Paul_Lee

Megafunction是什么？在library里选择原件时，有这个东西，而且在很多地方都看到这个词了。

还有，在File->New中，Design Files 里有 Block Diagram/Schematic File.
                                  在Other File 里有  Block Symbol File.
都是Block, 有什么区别？

希望这两个问题和LS的问题一起得到解答。

谢谢！

zhangyifeng

verilog