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PLL的相位噪声的仿真

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发表于 2008-11-12 08:34:38 | 显示全部楼层 |阅读模式

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请教各位大虾
PLL的相位噪声如何在HSPICE或者CADENCE或者ADS里面仿真出来?

听说用pss  + pnoise 来仿真( cadence)
ads里用hb分析

还有如何来仿真jitter?jc和jcc还有jee分别代表的是什么意思?
发表于 2008-11-12 13:48:11 | 显示全部楼层
相位噪声和抖动是用来衡量振荡器噪声性能的参数,相位噪声是在频率域来衡量振荡器的频谱纯度,
而抖动是在时间域来衡量振荡器振荡信号过零点的时间不确定性,它们是对同一种现象的不同表述,从原
理上来说,它们是等效的。当振荡器用作本地振荡信号时,一般用相位噪声来描述它的噪声性能,而当振
荡器用作时钟发生器时,一般用抖动来描述它的噪声性能。

- 池保勇《CMOS射频集成电路》
发表于 2008-11-12 14:05:54 | 显示全部楼层
cadence下可以用spectre跑pss和pnoise,具体怎么跑可以看这篇文章

SpectreRF_0728.pdf

1.23 MB, 下载次数: 4914 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2008-11-12 21:52:48 | 显示全部楼层
收获不少~~~
发表于 2008-11-12 22:45:53 | 显示全部楼层
下来看看
发表于 2008-11-13 03:48:15 | 显示全部楼层
仿真相位噪声在Cadence Spectre里是用pss加pnoise的。具体设置看帮助文档,写的很清楚。 ADS里确实是用HS仿的,也请参看文档。

cadence 的IC5141 里的spectre是可以仿真jitter的,但结果的准确程度看你maximum sideband的设置是否能覆盖所有的频谱折叠 (因为jitter是时域里面sample,频域里折叠)。这点尤其在你仿真driven system (如PFD,FDIV,clock buffer等需要输入驱动的系统)的时候最重要,因为driven system的jitter来自底噪(noise floor)。

Jc 是 K-cycle jitter, 当K设为1的时候,就成了通常用的period jitter了,可用于driven system 和 autonomous system (VCO等自己能产生信号的系统)。
Jcc 是cycle-to-cycle jitter, 去掉了flicker noise的影响,可用于driven system 和 autonomous system
Jee 是edge-to-edge jitter, 也去掉了flicker noise的影响,只用于driven system。
 楼主| 发表于 2008-11-16 16:37:03 | 显示全部楼层

谢谢各位高手

EETOP里面的卧虎藏龙啊,高手不少!
非常感谢!
 楼主| 发表于 2008-11-16 20:30:48 | 显示全部楼层

HSPICE cscope

SpectreRF确实具备这个功能,只是条件所限难以经常方便的使用。
一般是通过HSPICE仿真,用CSCOPE分析 波形,JITTER等分析都有,
只是没有看到phase noise分析这个功能。
即怎么得出纵轴是DBc/H,横轴是 频率的相噪分析波形?
请教大家!
发表于 2008-11-19 17:12:55 | 显示全部楼层
受教了
发表于 2008-11-20 16:34:03 | 显示全部楼层
附件文章不错!
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