dump 出的vhdl波形debussy不认识

慈航

同问，建议可不可以在verilog的testbench的外层再加一层VHDL将testbench包起来进行dump。正在试中。。。

ztspac

我用verdi看波形时也遇到过Unrecognized signal，费解中

bob_haohao

我也在学习VCS，我现在还不知道怎么产生VCD文件呢，哪位大侠可以说一下怎么修改testbench文件生成vcd文件

ra3d

前一个吧,好像是

leonardo_z

受启发
Unrecognized signal

modelsim se user's manual.pdf
Usage Notes
• You can make the vcom command convert uppercase letters to lowercase by either of
the following methods:
o Use the -lower argument with the vcom command.
o Set the PreserveCase variable to 0 in your modelsim.ini file.

按小写编译，终于能trace了