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楼主: kaikai1981

在verilog中嵌套写case语句好不好

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发表于 2009-8-18 15:42:09 | 显示全部楼层
rtl code 写的越傻,功能越独立,越简单,越好。。。。。这样做,如果后端出了问题,前端改起来也会很容易。要是把逻辑写成一锅粥的话,说明你还是没有明白这其中的真谛啊
发表于 2009-8-19 23:33:42 | 显示全部楼层
CASE你想用来干什么
为什么不用状态机呢?
发表于 2009-8-20 10:37:04 | 显示全部楼层
verilog里不能嵌套用CASE吗??
发表于 2009-8-21 10:36:25 | 显示全部楼层
這是 Style 問題。
不過不好的 Style 的確會造成困擾。
但還是要看公司有沒有一致的規定,畢竟問題還是出在同僚,以及接手的工程師,是否能狗瞭解,以及方便他們繼續發展。
所以是不是有一種 Style 真的比較好用?我也沒有把握。
不過,簡單講,如果一行能寫完的事情,搞成10行,應該沒好處吧?
发表于 2009-8-21 17:38:40 | 显示全部楼层
应该没有什么问题,看软件是否支持了。。。。
发表于 2009-8-21 19:57:59 | 显示全部楼层
最好不要这样,一是阅读性不好,而是在在综合的时候会有意想不到结果
发表于 2009-8-22 09:04:50 | 显示全部楼层
還是嚴格一點吧
发表于 2009-8-24 16:13:13 | 显示全部楼层
功能仿真没问题的话,综合器肯定是可以的。
发表于 2009-8-24 19:13:55 | 显示全部楼层
我个人觉得最好不要这样写,可读性差,综合结果也不可控。嵌套的case语句完全可以独立出来写在一个新的进程里,把作为条件触发他们的上一层case语句作为新进程的敏感列表。如果嵌套的case语句是描述状态机的话,这个状态机也完全可以重新设计,拆分成几个子状态机。总之,我觉得这种写法是完全可以避免的。
发表于 2009-8-24 21:48:30 | 显示全部楼层

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