在verilog中嵌套写case语句好不好

kaikai1981 · 发表于 2008-8-13 11:24:07

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诸位DX，
在verilog中嵌套写case语句好不好，很少看到类似的代码，应该能综合。

fslrayman · 发表于 2008-8-13 13:31:35

随便写。不要小看现在的综合工具。只要便于阅读就好了。这个属于coding style

yubin1984 · 发表于 2008-8-13 17:41:41

意见同上。。暂时没有发现有什么问题。。

asyou · 发表于 2009-8-7 15:25:16

我也很担心内嵌的case语句能不能百分之百赋值正确！

zhang_yz83 · 发表于 2009-8-7 18:09:58

流控制语句的嵌套最好不要超过三个。
个人意见，仅供参考

AriesX · 发表于 2009-8-14 15:44:26

高手，学习一下

woshikeaide · 发表于 2009-8-14 21:22:36

还没见过这么写的，阅读性太差

nadecbj10 · 发表于 2009-8-15 20:42:00

看看你的综合出的目标电路，试试修改一下case的分支条件的命令字，也许可以不用多层嵌套

fybh911 · 发表于 2009-8-16 20:17:43

多重嵌套不好好优化的话频率上不去的！！

lam2 · 发表于 2009-8-17 00:32:53

agreed. it's just coding style.

However, bear in mind that the default rule for lint tools always requires you to write a "default" case, but then coverage tools would complain about those default cases, so I'd suggest you to avoid it instead.

在verilog中嵌套写case语句好不好

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