关于Multicycle path的问题

kalote · 发表于 2011-11-22 08:56:23

进行普通时序分析的时候也是在setup前的一个时钟周期检查hold吗好像不是这样的吧

wujiashangzhang · 发表于 2012-2-20 16:32:19

学习学习

dada3 · 发表于 2012-2-24 00:16:56

进行普通时序分析的时候也是在setup前的一个时钟周期检查hold吗好像不是这样的吧
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我的理解是，假如你设定的multicycle 是4，就是说两个FF之间的组合逻辑的迟延在大于3个时钟周期小于4个时钟周期，检查hold的原则就是保证你要读取的数据不被下一个发射沿冲掉。0时刻发射一个数据，假设经过3.7个时钟周期到达接收端，setup时序是没问题的。现在关心的是接收端的第4个时钟上升沿时数据不被冲掉。那么离他最近的就是第3个时钟上升沿。你要保证发射端第4个上升沿发射的数据没有冲掉此时正在读取的数据。
在第3个时钟沿检查hold就是要求delay大于3个时钟周期，再算上clk到d端的setup。