关于Multicycle path的问题

wangsheng0415

这几天看书看到这个概念，多周期路径。书上有点解释：指的是两个寄存器之间数据要经过多个时钟才能稳定的路径，一般出现于组合逻辑较大的那些路径。
而且有指出，在实际工程中，除了乘除法器等少数比较特殊的电路，一般应该尽量避免采用多周期路径电路。即使有所使用，也应该通过约束在综合工具中指出该路径，使得综合工具在计算Fmax的时候忽略这条路径，避免用大量的时间对该路径进行优化。
对多周期路径可加一下约束：set_multicycle_path -from D_reg -to S_reg

But,还是不大理解产生原因，请大侠们指点。
概念中的稳定是什么意思?比如乘法器要多个时钟周期才能完成乘法指令，输出才是正确结果，稳定?

yangyuf

因为信号在组合逻辑传递（运算）的时候会有delay，因为乘除等的组合逻辑很多，多以delay很大，导致在输出端信号在这些运算过程中不稳定，直到最后算出真正的值后稳定。比如delay为15ns，就表示输入全部稳定后，输出在15ns后稳定。

yangyuf

综合和STA工具在分析时序的时候最基本都是以一个cycle来看的。下set_multicycle_path指令后，让它变为多个cycle来计算你的delay。

wangsheng0415

如果不用set_multicycle_path，综合和STA工具计算的是各个周期delay的最大值?否则是各个周期的延迟之和?
可以这么理解吗???

volcanozhd

sta工具会分析所有的path,除了定义为false path的路径.所有的path都在最近的沿分析setup,在最近的沿的前一个沿分析hold
设置为multicycle 的path会改变分析分析方法， 比如muticycle 2就是说会在最近的沿的下一个沿分析setup,分析setup的沿的前一个沿分析hold.
在做pre layout sta分析时,delay的最大值还是最小值要看你调用的WLMS是fast还是slow的
在做post layout sta分析时,delay的最大值还是最小值要看你调用的真实RC参数(如spef)是worst还是best的
data path的计算方法都一样,不存在最大最小,只存在调用的timing分析参数/模型不一样
我的理解,不对的地方欢迎补充

wangsheng0415

恩，学习了。不过还是有点不理解，请高手们继续讨论!

lixuedong8000

怎么感觉所说的multicycle只需要在综合的时候加脚本就可以了呢？
在rtl代码中部不需要做任何改变吗？
不然那么最近的沿后一个寄存器怎么变化呢？因为输入满足不了啊。
是不是还要加一个计数器啊，比如说二个时钟以后才允许改变此寄存器？

wangsheng0415

Up crazily!
定义一条Multicycle了，是不是添加对应的延迟delay?

easyma

multicycle不是以延时多少ns来计算的，是按照多少个周期计算。因为你路径是两个寄存器之间的路径，
所以，即使你得multicycle的结果稳定下来，也需要下一个时钟周期，寄存器才到，才算结束。

当你的code模块是multicyle时，你需要在约素时进行设置