串行测试向量仿真chain test mismatch

LCS527 · 发表于 2019-2-18 17:05:15

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求DFT大佬相助，串行测试向量仿真chain test mismatch一般会是什么原因？

DFTer · 发表于 2019-2-22 09:46:07

SynopsysSolvNet & Mentor Training 都有全面的debug guideline可以参考.
大部分情况下是Simulation环境问题. 先理清后再查ATPG pattern是不是有问题.
比如,
1. Simulatednetlist vs ATPG netlist mismatch?
2. Simulationenvironment setup issue? (post-simulation with SDF, etc)
3. Core-level/chip-levelscan pattern behavior (DC/AC or chain test shift/capture phase) correct?
3.1 Core-levelscan signals including scan mode, scan enable, scan reset, scan clocks, scaninputs, scan outputs, PLL clocks & OCC launch/capture control bits ... correct? (No “X”, matching ATPG constraints)
3.2
Chip-levelscan signals correct? I/O pads, PLL clocks, scan mode configure… (needs forceinternal pins in simulation environment)

都找不到原因.
Dump waveform debug. Parallel run simulation and set NSHIFT=2 or 3, etc 减少 shift cycles 可以提高效率.
最好有pass/fail waveform 对比 (for example, pre-sim vs post-sim with SDF).
要对哪些registers进行对比？
可以把整条scan chain registers都拉出来写一个testbench monitor, 在shift完之后的时间点, capture clock敲之前(chain test 没有capture clock.) 与 ATPG care bit 不一样就是有问题的register. Display time and register hierarchy.
了解这种方法, 开发简单的automatic utility, chain test fail or logic test fail，一般能很快找到问题.

DFTer · 发表于 2019-2-22 13:14:12

Synopsys SolvNet, Mentor training 都有全面的 simulation fail debug guideline, 可以参考.
需确认Simulation 环境与 ATPG constraints 一致. Netlist, PLL verilog model, ATPG pattern, ATPG constraints, etc
通过Dump waveform or checker 确认, chip-level/core-level scan signals, 在shift/capture phase 是符合预期的, 跟 ATPG test procedure 一样. 比如说, Scan mode, scan enable, scan reset, scan clocks, scan inputs, scan outputs, PLL clocks, OCC control bits. 即是从chip-level I/O pad 能正确地送值给 internal scan chains, 能够从chip-level output I/O pad 观察到.
以上都没有问题, 如果是post-simulation with SDF, 再确认simulation (some VCS options, etc)环境是不是正确.

以对Design, ATPG pattern的了解都没有办法, 只有dump waveform实实在在找问题.
比如说由于timing violation(SDF), 除 review STA, simulation report violated path/register外, 这就是必须要做的了.

Scan chain length 比较长, debug 费时的问题怎么解决?
1. Parallel run simulation, NSHIFT = 2, etc (如果说是post-simulation fail, NSHIFT比pre-sim pass的值加1)
2. 在 load procedure 完, 去观察 scan chain care bit value 是不是与ATPG or pre-sim pass value 一样?
3. 如果不一样, 就找到了有问题的register. (只敲一个shift clock pulse)

无论是pre-sim/post-sim, chain test or logic test fail 都有效.
如何去观察整条scan chain registers? 可以automatic写一个monitor test-bench, 在某一个时间点display register value. 对比pass/fail两个结果就知道哪个register是错的.
如果是pre-sim, 没有可以对比的, 那要想办法从ATPG pattern DAT 看怎么提取了.