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查看: 3141|回复: 8

[求助] FPGA altera DDR3 引脚分配问题

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发表于 2019-1-8 10:37:10 | 显示全部楼层 |阅读模式
30资产
altera FPGA ddr3在 调用时,综合通过,在fitter时,用ip自身的assignment pin.tcl 编译通过没问题,当引脚分配按照自己PCB原理图分配时(原理图是按照ALTERA的 ddr3专用引脚分配的),出现错误,哪位路过的大神指点一下?

发表于 2019-1-10 09:52:30 | 显示全部楼层
上错误图片。最简单的方案是重新建立工程,按步骤重新走一次流程。网上有个视频教程!很多原因会导致出错!我刚好最近调试了这个东西。
 楼主| 发表于 2019-1-10 17:24:59 | 显示全部楼层
error.jpg 这是在fitter时,报的错误
回复 2# hujunilove
 楼主| 发表于 2019-1-10 17:31:24 | 显示全部楼层
哪个视频,大神可否分享一下,不胜感激!回复 2# hujunilove
发表于 2019-1-18 09:18:12 | 显示全部楼层
altera DDR3的配置,通常都要注意DQ與DQS是否有在同一區塊(bank),clk輸入腳的位置也會影響。
发表于 2019-1-19 09:49:34 | 显示全部楼层
同求,同样遇到这样的问题
发表于 2019-1-25 14:21:23 | 显示全部楼层
感觉还是xilinx的ddr core做的更好一些,分配好之后还能validating一下,如果提示successful,一般就没有问题。在几个型号上都验证过的。
发表于 2019-1-28 20:29:13 | 显示全部楼层
本帖最后由 t28user 于 2019-1-28 20:30 编辑

記得之前做過一次,貌似樓主的錯誤資訊,後來是把 DDR IP要的 CLK 輸入,不能使用 DLL IP 的輸出,而是要單獨給個 PIN 腳輸入。我是使用 DLL 輸出到 某一 外部PIN後,再由外部 PIN 拉進來到 DDR IP。 DDR3_PLL.jpg
发表于 2019-1-29 20:47:48 | 显示全部楼层
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