ADC设计时DAC不收敛的问题

2729875798 · 发表于 2018-9-29 10:34:57

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我在仿真SAR ADC时，发现DAC的输出出现不收敛。我采用的时vcm_biased，和传输门开关，参考电压分别是1.2V，0.6V，0V

caiyongda · 发表于 2018-10-5 11:10:16

反馈看起来感觉没问题，有收敛的趋势，猜测是某一位权重比较大的比错了，导致后面收敛不回来，可以加redundancy来解决，也可以一位一位地查

2729875798 · 发表于 2018-10-6 16:00:16

嗯嗯，十分感谢

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