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[求助] xilinx的DDR3 控制器MIG ,8bit突发起始地址问题 ?

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发表于 2018-5-19 10:10:46 | 显示全部楼层 |阅读模式

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xilinx的DDR3 控制器MIG , 地址不应该仅仅是每次递增8个地址吧? 如果起始地址不合适,比如造成8次突发读写不是在一个bank或一个row内,这样会严重影响读写效率,大家的是怎么用这个MIG的? 每次都 让突发起始地址 放在哪里?
发表于 2018-5-22 22:58:28 | 显示全部楼层
起始地址永远是0,往后一直加8,构成DDR3的整个地址区间。你按照这套规律来分配区间起始地址就行了。
 楼主| 发表于 2018-5-23 11:47:29 | 显示全部楼层
感谢回复,如果实际应用中 对ddr3分块使用,比如接收100条网络信息,先存储到ddr3,每条网络信息按地址分别存储,然后再取得每条信息, 这样每条信息的地址起始地址 的选择应该怎么选来保证突发读写的效率 ?
发表于 2018-5-23 17:29:19 | 显示全部楼层
64bit=8*8byte,  ddr3 是burst length 8,至少64byte对齐。
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