使用cadence综合Verilog生成的网表有些不对

839219928 · 发表于 2018-4-28 15:59:30

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文件如下，其中sigma_delta为顶层文件，这些文件我在modelsim和cadence的综合前仿真都通过了，但是综合后的网表中tran1_4这个文件整个都不见了，顶层文件中的三个模块我分别拆开综合仿真都没问题。毕设弄了好久了，有没有大神帮忙看看

839219928 · 发表于 2018-4-28 16:04:32

sigma_delta.rar (5.63 KB, 下载次数: 6 ) 回复 1# 839219928

phoenixson · 发表于 2018-4-30 11:11:38

这个模块从功能上说，就是 feedthrough,根本没有任何功能，所以综合被优化掉很正常

839219928 · 发表于 2018-5-4 23:45:03

回复 3# phoenixson

可是我需要这个模块来转换位数，前一个模块输出的是一位数据，但是后一个模块需要四位数据的运算，如果直接输入一位数据的话，四位运算的高三位会是高阻态啊

phoenixson · 发表于 2018-5-5 08:42:33

回复 4# 839219928

不知道你用的综合器的版本是什么，另外你可以把这个模块设置成set_dont_touch

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