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[求助] DC时钟约束问题

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发表于 2018-2-28 11:46:51 | 显示全部楼层 |阅读模式

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这样的设计在综合时如何定义时钟,我现在在组合逻辑后用了create_clock  -period 37 和create_clock  -period 10,但是之前感觉create_clock一直是定义到Port上,现在是定义到设计中的pins上,有问题吗?
发表于 2018-2-28 13:56:04 | 显示全部楼层
我说正常逻辑是先定义clk_port
然后建 27和100m与clk_port的关系

整个系统啥样的,你清楚,clk_port是否去别的地方了,  27和100 是啥关系,,与clk_port是啥关系,你系统方案决定的
 楼主| 发表于 2018-2-28 14:05:30 | 显示全部楼层
回复 2# rvisk


   模块A最高跑27M,模块B最高跑100M,两个模块是两种模式,A工作B不工作,B工作A不工作,但两个的时钟都来自于clk_port
发表于 2018-2-28 19:23:31 | 显示全部楼层
回复 3# dly541


   你的clk_port有时候灌 27m,有时候灌100m?
 楼主| 发表于 2018-3-1 08:45:01 | 显示全部楼层
回复 4# rvisk


   是的,有时候是27M有时候是100M,但模块A只在27M的时候使用
 楼主| 发表于 2018-3-1 08:48:20 | 显示全部楼层
回复 4# rvisk


在clock_ports上create_clock 100M时钟,在组合逻辑1后头create_clock  27M时钟可以吗?
发表于 2018-3-1 08:59:06 | 显示全部楼层
回复 6# dly541


   clk_port建了以后,你后面是组合逻辑,时钟直接穿过去了。
   你组合逻辑怎么从100m得到27m,。。。。。?
 楼主| 发表于 2018-3-1 09:08:49 | 显示全部楼层
回复 7# rvisk


   问题就是这样可以不?因为模块A如果按照100M约是一种浪费,工程大这个模块时序一直过不了
发表于 2018-3-1 09:28:21 | 显示全部楼层
回复 8# dly541


   你A模块按27m约束,然后你clk_port直接给它灌100m直接穿过了组合逻辑到你的A模块,A模块怎么工作?
 楼主| 发表于 2018-3-1 10:07:16 | 显示全部楼层
回复 9# rvisk


   灌100M的时候模块A的时钟用一个MUX选到0上,灌27M时钟的时候模块A的时钟选到clk_port
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