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[求助] 关于modelsim调用标准单元仿真延时信息

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发表于 2018-1-26 13:11:43 | 显示全部楼层 |阅读模式

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本人现在是本科生,正在做毕设,近期接触到了standard cell library ,导师说使用modelsim跑仿真,但是写网表调用smic13中的。v文件,可以跑出来功能仿真,我想跑延时信息,看导师的意思,直接用modelsim就行了,但是我只在smic13中的。lib文件中找到了延时信息,这个可以直接调用吗?但是modelsim无法直接编译,该怎么做呢?这个是直接就可以做到,还是必须要综合,布局布线,然后再进行时序分析呢(其实只是一段反相器链的延时)
发表于 2018-1-27 13:59:44 | 显示全部楼层
要反标到对应的模块上,搜索一下verilog的系统函数吧,$这个开头的,有一些命令可以实现反标这些延时信息。手头没有资料和实例,没法给你贴图了。
 楼主| 发表于 2018-1-27 14:58:02 | 显示全部楼层
谢谢,那就是说在写testbench时加上系统函数,就可以导入SCL中的延时,至于反标,你说说的sdf吗?可是我这里没有sdf文件,我找到了read开头的函数,是不是这个呢
 楼主| 发表于 2018-1-27 15:01:08 | 显示全部楼层
回复 2# gaurson


  谢谢,那就是说在写testBench,可以用系统函数导入SCL中的延时,至于反标,我知道sdf反标,可是没找到sdf文件,是使用read开头的函数吗?
发表于 2018-1-28 17:45:50 | 显示全部楼层
我说的是sdf
 楼主| 发表于 2018-2-1 11:38:41 | 显示全部楼层
那就是说要综合,布局布线后产生sdf文件才行,这个不能在modelsim中完成吧,还有那个标准单元库中的lib文件该如何使用呢?
发表于 2018-2-4 20:33:18 | 显示全部楼层
lib文件是给物理设计用的文件,eda仿真工具应该读的是对应的.v文件,那里面也有延迟信息,你找一下对应名字的.v文件,tsmc应该一起提供了
发表于 2018-2-5 19:47:53 | 显示全部楼层
项目不大就直接synthesis之后跑timing sim更方便。
 楼主| 发表于 2018-2-18 13:30:31 | 显示全部楼层
回复 7# haoyz


   谢谢,那么在标准单元库中.V文件给出的模块没有延时,如`timescale 1ns/10ps
`celldefine
module AND2CLKHD2X (Z, A, B);
input  A ;
input  B ;
output Z ;

   and (Z, A, B);

   specify
     // path delays
     (A *> Z) = (0, 0);
     (B *> Z) = (0, 0);

   endspecify

endmodule
`endcelldefine

可不可以给延时赋值?就是用lib中的延时,可是lib中的延时6*6,有很多的;
还有就是关键lib这个库到底怎么用,能用来仿真延时吗;
就是不能直接编译,不然一切问题都解决了
 楼主| 发表于 2018-8-24 18:52:11 | 显示全部楼层
现在问题已经解决了,要想得到.lib中的延时信息,直接使用.v是不行的,而且这没有考虑到实际的电路情况,没有理论依据
FPGA和ASIC都可以通过后仿得到时序,逻辑库必须要综合,然后写出pdf文件,反标即可,注意仿真的时候需要
{netlist,spf,smic13.v以及testbench}
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