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三个都是关于ESD的问题,发在一个帖子里吧。1.最近看到某个芯片ESD测试结果时发现,GND=0V,VDD从500V往上加电压测试ESD性能,都可以通过6kV,然而,VDD=0V,GND=-500V,-1000V往下加压测试,基本都在-3500V的样子。按照我自己想法,两种方法只是加压参考地的不同,本质应该是一样的。应该跟用基尔霍夫定律计算时随便取参考地,结果不会有差异一个道理。有对这个有研究或者清楚ESD测试的,欢迎指点。
2.对于GRNMOS,(或者叫GCNMOS)结构的ESD,既然GATE对地加电阻产生的RC,好处之一是使得ESD的管子能够均匀导通,那还有必要将Drain的接触与对poly的间距拉开吗?如果没必要将会节省一些面积。
3.第二个问题中提到的结构,为什么能够降低snap back的触发电压呢,因为开始是走的沟道电流,是怎么影响到寄生BJT使其在更低电压下就能导通呢。
欢迎各路大神指点讨论。 |
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