在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 9067|回复: 25

[求助] IC6 用XL出来的版图如何保持hierarchy结构?

[复制链接]
发表于 2017-11-16 11:44:30 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
IC6 用XL出来的版图如何保持hierarchy结构?有大神指导吗?就是希望调出来的器件不是打散的,那些INV,门电路还是保持一个cell。
发表于 2017-11-16 11:57:11 | 显示全部楼层
论坛有人问过类似的问题,找找
 楼主| 发表于 2017-11-16 12:12:26 | 显示全部楼层
回复 2# mangoch


   真的找过了,但没有发现解决的方法。。有一个是说

Connectivity→Update→Source-Define Connectivity Reference
发表于 2017-11-16 15:02:15 | 显示全部楼层
其实没有听懂。不是streamout 会保留hierarchy结构吗?
还是想保留链接关系。
发表于 2017-11-17 13:05:15 | 显示全部楼层
是需要你把stdcell 的lib link 进去的
 楼主| 发表于 2017-11-17 13:50:56 | 显示全部楼层
回复 4# roro_mm


   不是。。我想问的是从原理图按XL功能,版图直接可以生成器件。但是调出来的器件都是打散的,没有层次结构。就是一个原理图顶层,调出来的管子全部都是以一个mos的结构调出来。但是我希望是每个cell这样生成出来。。
 楼主| 发表于 2017-11-17 13:52:26 | 显示全部楼层
回复 5# firewolf223


   如何link进去?没有选项是直接生成cell的吗?我以前用的工具是可以的。。每个模块都是一个cell
发表于 2017-11-22 13:08:17 | 显示全部楼层
你需要hier的CELL版图得存在,然后这些CELL的sch与layout要对应。
发表于 2017-11-22 16:59:55 | 显示全部楼层




    对,Layout XL是hier查找版图,如果inv这级没有layout就调下一级。
发表于 2017-11-26 09:15:08 | 显示全部楼层
mark一下,好像只能从底往上一层一层的来,看能解决不
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-28 17:40 , Processed in 0.033058 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表