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查看: 7216|回复: 5

[讨论] set_clock_gating_style命令使用

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发表于 2017-10-10 10:14:34 | 显示全部楼层 |阅读模式

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请问,我想用单元库中的ICG来插入门控时钟,如下设置:

set_clock_gating_style -sequential_cell latch \
                                 -minimum_bitwidth 2 \
                                 -num_stages 2 \
                                 -control_point before \
                                 -control_signal scan_enable \
                                 -max_fanout 20 \
                                 -positive_edge_logic integrated:CKLNQD8 \
                                 -negative_edge_logic integrated:CKLHQD8

上面CKLNQD8/CKLHQD8是ICG单元,我想问第一个参数
-sequential_cell应该是latch还是none? 看手册没看明白
发表于 2017-10-10 15:08:01 | 显示全部楼层
回复 1# 河源皮


   

                               
登录/注册后可看大图
 楼主| 发表于 2017-10-17 09:24:33 | 显示全部楼层
回复 2# sdlyyuxi


    没看明白   en后面那个短脉冲怎么出来的
发表于 2017-10-17 11:31:22 | 显示全部楼层
回复 3# 河源皮

EN是一个前级输出的信号,可以产生pos脉冲;
这个pos脉冲的意义就是让你看到,即使EN为高,因为它处于clk的高电平期间,所以也不起作用,
你的关注点不是关注它是怎么来的
 楼主| 发表于 2017-10-17 14:31:50 | 显示全部楼层
回复 4# haimo


    EN追溯回去是F1打出来的,后面是组合逻辑,怎么可能小于一个时钟周期
发表于 2017-10-17 16:20:45 | 显示全部楼层
回复 5# 河源皮

经过组合逻辑,产生脉冲也正常吧
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