Verilog代码写了一大堆，综合后为什么占用的资源那么少？？

lailix

verilog代码写了一大堆，综合后为什么占用的资源那么少？？写了好几个模块，但都未综合出来，逻辑上也没什么错误

1. always@(posedge clk or negedge rst_n) begin
   
2.                 if(!rst_n) begin
   
3.                         count_data <= 'd0;
   
4.                         En_MSG <= 'd0;
   
5.                         En_PTY <= 'd0;
   
6.                         end
   
7.                 else begin
   
8.                         if(count_data_en&En_MSG) begin
   
9.                                 count_data <= count_data + 1;
   
10.                                 if(count_data==data_Frame) begin
    
11.                                         En_MSG <= 'd0;
    
12.                                         En_PTY <= 'd1;
    
13.                                         end
    
14.                                 end
    
15.                         else begin
    
16.                                 if(count_Pty_en) begin
    
17.                                         count_Pty <= count_Pty + 1;
    
18.                                         if(count_Pty==Pty_Num) begin
    
19.                                                 En_MSG <= 'd1;
    
20.                                                 En_PTY <= 'd0;
    
21.                                                 end
    
22.                                 end
    
23.                         end
    
24.                 end        
    
25.         end
    

复制代码

上面的代码是后来写的，除去这块代码，其他模块综合出来的结果还比较合理，但加上这块以后，其他模块就不综合了，这是为什么呢？？

江山无限辉

代码是有点乱。
应该是你写的代码很多地方被优化综合掉了吧

meiming

你这个不是模块的完整代码吧？建议先做仿真确认你的功能是正确的
还有可以仔细看看综合后的log文件
这都能找到问题所在

lailix

回复 3# meiming


  是的，这是其中一部分的代码，先查查log文件，好的，谢谢

sureking

可能是在例化的时候，输入输出连接有问题。