XILINX原语IODELAY

谁枫而飘 · 发表于 2016-9-22 19:52:11

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Xilinx原语IODELAY，可以对时钟进行延时吗？具体该怎么弄，给个例子吧

mtainking · 发表于 2016-9-23 11:28:36

不建议用iodelay，有温漂，用pll更好

xtwl_tpcl · 发表于 2016-10-17 12:51:48

可以参考IOB的文档，也有xapp文档来介绍，延迟精度比较高，7系列可以达到50多ps
对于1G~1.5G的信号很有帮助

grace-luo · 发表于 2017-12-18 19:24:27

回复 3# xtwl_tpcl 您好，想请问一下，如果对12bit的ADC的LVDS数据进行IDELAY的话应该怎样用——对12个pad用for循环（但在综合时应该不能综合吧），还是对每个pad都单独用IDELAY（这个感觉随着引脚数量的增加，IDELAY占用的篇幅很多）？

谁枫而飘 · 发表于 2017-12-19 09:03:45

回复 4# grace-luo

无论怎么用占用的引脚不该是一样的吗？可以用generate块里嵌用for，

grace-luo · 发表于 2017-12-19 19:30:20

回复 5# 谁枫而飘
你说的generate在VHDL里面的却是这样的，用Verilog语言也是吗？不是在Verilog语言中，for语句在综合时不是很好吗？

谁枫而飘 · 发表于 2017-12-20 09:32:45

回复 6# grace-luo

阔以综合，VHDL和verilog本质是一样的，

ikanbilis · 发表于 2018-4-15 09:08:20

回复 1# 谁枫而飘

thanks for sharing

glace12123 · 发表于 2018-4-16 20:11:30

可以啊，源同步过来的随路时钟，完全可以用IDELAY来调制相移，但是调制程度有限，建议用PLL_ADV的相移调整功能，可以调整一个周期

Andy126 · 发表于 2018-12-18 18:43:10

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